全球電子設計創新領先企業Cadence設計系統公司，近日宣布與燦芯半導體共同合作，將Cadence DDR Soft DLL PHY IP應用于中芯國際集成電路制造有限公司（SMIC）生產工藝的設計體系。燦芯半導體和Cadence將集成DDR PHY 與I/O并應用于中芯國際130納米、65納米、55納米和40納米工藝技術。燦芯半導體將流片系列測試芯片平臺，包含存儲器子系統IP，以此證明這種超低功耗、高性能解決方案是智能手機、平板電腦等移動設備和其他消費電子產品的理想之選。

 

“Cadence和燦芯半導體共同合作將業界領先的存儲器IP應用于中芯國際產業鏈生態系統，使SoC設計師能夠輕松駕馭這種低功耗、高性能技術，”Cadence SoC實現部門研發部高級副總裁Martin Lund說，“我們期待著與燦芯半導體保持密切而長久的合作關系，繼續開發領先的存儲器解決方案，把當今移動設備的性能與功能推向更高的水平。”

 

“我們很高興加強與Cadence的合作，為我們的ASIC產品提供廣泛的DDR PHY解決方案，”燦芯半導體總裁兼首席執行官職春星博士說，“為了在現有先進的中芯國際系列工藝上提供有競爭力的SoC產品，我們必須擁有一個小面積、配置靈活、支持DDR2、DDR3、LPDDR1、LPDDR2等多種標準的存儲器PHY解決方案。這種合作關系為燦芯半導體提供了把DDR PHY及相應功能完美應用于ASIC產品的機會，并且為我們的客戶贏得了極大的競爭優勢。此外，這次合作不僅為客戶產品的迅速上市提供了便利，同時也降低了高級工藝節點的設計門檻。”