隨著FPGA技術廣泛滲透于不同的行業應用，FPGA市場快速發展，尤其是在消費電子等“非傳統”FPGA應用市場，隨著產品換代周期不斷縮短，產品上市壓力日益加大，可編程平臺解決方案開始備受青睞。與此同時，隨著半導體技術不斷進步，FPGA性能不斷增強，而設計也變得更加復雜。為幫助設計人員應對挑戰，快速實現可編程設計應用，FPGA設計工具也需要加速創新。在今年Globalpress eSummit 2012會議期間，賽靈思公司(Xilinx)正式對外發布了新一代以 IP及系統為中心的集成設計環境——Vivado設計套件，以滿足用戶對提升生產力、縮短產品上市時間，以及超越可編程邏輯，實現可編程系統集成等方面的要求。業界預測，此工具的出臺或將為FPGA市場帶來新的發展契機。

“Vivado工具套件是面向未來十年‘All Programmable’器件而精心打造， 致力于加速其設計生產力。”賽靈思公司可編程平臺開發高級副總裁Victor Peng在其主題演講中介紹，“All Programmable ”是全面的可編程的系統級器件，從可編程邏輯到可編程系統集成，它將使設計團隊不僅能夠為他們的設計編程定制邏輯，而且還可以基于ARM和賽靈思處理子系統、算法和I/O進行編程。

 

賽靈思公司可編程平臺開發高級副總裁Victor Peng

 

“未來‘All Programmable’器件要比可編程邏輯設計更多，它們將是可編程的系統集成，投入的芯片越來越少，而集成的系統功能卻越來越多。”Victor在接受本刊專訪時表示，“在利用‘All Programmable’器件創建系統的時候，設計者所面臨的是一套全新的集成和實現設計生產力的瓶頸問題。”其中，集成的瓶頸包括，集成算法C和寄存器傳輸級(RTL)的IP；混合了DSP、嵌入式、連接和邏輯域；驗證模塊和“系統”，以及設計和IP的重用等。而實現的瓶頸則包括，芯片規劃和分層；多領域和大量的物理優化；多元的“設計”與“時序”收斂；和后期的ECO和設計變更的連鎖效應。

 

為了解決可編程系統集成和實現方面的瓶頸，使用戶能夠充分利用‘All Programmable’器件的系統集成能力，賽靈思從2008年開始付諸行動，歷經四年的開發和一年的試用版本測試，并通過其早期試用計劃開始向客戶推出全新的Vivado設計套件。“Vivado設計套件突破了可編程系統集成度和實現速度兩方面的重大瓶頸，將設計生產力提高到同類競爭開發環境的4倍。”Victor進一步解釋到，該工具不僅能加速可編程邏輯和I/O的設計速度，而且還可提高可編程系統的集成度和實現速度，讓器件能夠集成 3D堆疊硅片互連技術、ARM處理系統、模擬混合信號(AMS)和絕大部分半導體IP核。

 

在提高集成度方面，Vivado IDE采用了用于快速綜合和驗證C語言算法IP的ESL設計、實現重用的標準算法和RTL IP封裝技術、標準IP封裝和各類系統構建塊的系統集成、可將仿真速度提高3倍的模塊和系統驗證功能，以及可將性能提升百倍以上的硬件協同仿真功能。

 

今天，幾乎所有的IC設計都要采用IP，賽靈思采用業界標準，提供專門便于IP開發、集成和存檔/維護的工具。在賽靈思Vivado設計套件中，賽靈思開發了IP封裝器、IP集成器和可擴展IP目錄三種全新的IP功能。“這些都有助于我們生態系統合作伙伴中的IP廠商和客戶快速構建IP，提高設計生產力。”Victor談到，“目前已有20多家廠商提供支持該最新套件的IP。

 

在提高實現速度方面，Vivado工具采用層次化器件編輯器和布局規劃器、速度提升了3至15倍，且為SystemVerilog提供業界領先支持的邏輯綜合工具、速度提升了4倍且確定性更高的布局布線引擎、以及通過分析技術可最小化時序、線長、路由擁堵等多個變量的“成本”函數。此外，增量式流程能讓工程變更通知單(ECO)的任何修改只需對設計的一小部分進行重新實現就能快速處理，同時確保性能不受影響。最后，Vivado工具通過利用最新共享的可擴展數據模型，能夠估算設計流程各個階段的功耗、時序和占用面積，從而達到預先分析，進而優化自動化時鐘門等集成功能。

 

 

與其它FPGA工具相比，Vivado設計套件能夠以更快的速度、更優異的質量完成各種規模的設計。
 

 

“在過去15年時間里，EDA技術取得了長足的發展。我們是從頭開始開發Vivado這套工具的，所以我們能夠在套件中采用最先進的EDA技術和標準，讓其具有很強的前瞻性。”Victor表示：“Vivado設計套件不僅顯著提升當今設計的生產力，而且能夠輕松實現升級擴展，應對20納米芯片及更小工藝技術所帶來的容量和設計復雜性挑戰。”

 

Victor強調，賽靈思開發Vivado設計套件的目的是為客戶提供一種具有完整系統可編程功能的新型工具套件。“為幫助客戶順利過渡到Vivado設計套件的使用，賽靈思將繼續為采用7系列及更早期的賽靈思FPGA技術的客戶提供ISE支持。”他說到，“今后Vivado設計套件將成為賽靈思的旗艦設計環境，支持所有7系列器件及賽靈思未來器件。”

 

據悉，Vivado設計套件2012.1版本現已作為早期試用計劃的一部分推出。今夏早些時候公開發布2012.2版本，晚些還將推出WebPACK。目前采用ISE設計套件版本的客戶將免費獲得最新Vivado設計套件版本和IDS。賽靈思將繼續為針對7系列及早期產品設計的客戶提供ISE設計套件支持。